VLSI 2024, ¿de qué hablaron los gigantes de los chips?

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El Simposio de circuitos y tecnología IEEE VLSI 2024, que muestra logros de I+D de vanguardia relacionados con la tecnología de proceso de dispositivos semiconductores y la tecnología de circuitos integrados, se inauguró el 16 de junio de 2024 (hora local) en Hawái, EE. UU.

432-núcleo RISC-VFpunto de aterrizajeAacelerador

Lo más destacado fueron 11 presentaciones en el campo de la tecnología de circuitos. Los artículos de interés se seleccionan en función de temas como procesador y memoria. Los temas iniciales fueron "Procesadores y sistemas en chips", "Dispositivos y aceleradores de aprendizaje automático", "Tecnología de memoria" y "Circuitos digitales, seguridad del hardware, integridad de la señal e IO".

En cuanto al procesador, la ETH Zurich, la Universidad de Stanford y la Universidad de Bolonia han desarrollado conjuntamente un acelerador aritmético de punto flotante basado en la arquitectura RISC-V. Consta de 432 núcleos como chiplets duales y dos módulos HBM2E con una capacidad de almacenamiento de 16 GB están montados en la misma placa. Para operaciones de plantilla y operaciones de álgebra lineal dispersa. Hasta 28,1 GFLOPS/W de rendimiento de punto flotante por potencia.

En el campo del aprendizaje automático, el Instituto Avanzado de Ciencia y Tecnología de Corea (KAIST) y Samsung Electronics han desarrollado conjuntamente un acelerador informático de memoria () con una unidad DRAM 1T1C incorporada. Compatible con modelos de aprendizaje automático como ResNet, BERT y GPT-2. EL RENDIMIENTO INFORMÁTICO POR UNIDAD DE POTENCIA ES DE HASTA 28,1 TOPS/W. Se supone que se logran mejoras en SQNR (relación de cuantificación de señal a ruido) y mejoras en la eficiencia energética. El proceso de fabricación es de 28 nm. DRAM incorporada de 27 Mbit.

En términos de tecnología de memoria, Arm ha desarrollado macros SRAM para el almacenamiento en caché de datos primarios, que operan en frecuencias de hasta 7 GHz (No. 16-3). La unidad SRAM es un sistema 1R1RW con 8 transistores. El proceso de fabricación es de 3 nm y la densidad de almacenamiento es de 11,2 Mbit/mm². En cuanto a los circuitos digitales, la Universidad Nacional de Seúl y la Universidad de Columbia han desarrollado conjuntamente un sistema de reconocimiento de voz de palabras clave 10-de extremo a extremo, de alta precisión y bajo consumo de energía. Diseñado para usarse para iniciar/controlar dispositivos móviles con comandos de voz. El consumo de energía es tan bajo como 5,6μW. La tasa de precisión del reconocimiento es del 92,7%.

ConvulsiónPSoC de reducción conUnsupervisadoLganador

Los siguientes temas son "Biodispositivos/Circuitos/Sistemas médicos", "Sensores/Imagen/IoT/MEMS/Circuitos de visualización" y "Convertidores de datos".

En el campo de la biología médica, UC Berkeley informará sobre el desarrollo de SoC para predecir y clasificar convulsiones. Al implementar un clasificador que utiliza aprendizaje secuencial no supervisado para la predicción, el área del chip de silicio se reduce a una quinta parte de la de los modelos tradicionales y el consumo de energía se reduce a un tercio del de los modelos tradicionales.

Para sensores/generadores de imágenes, Canon ha desarrollado un sensor de imagen SPAD (diodo de avalancha de fotón único) de 1 megapíxel que puede medir distancias incluso con una iluminación alta de 50 k lux. Al configurar una red que envía y recibe información de emisión de píxeles vecinos circundantes, es posible medir distancias en un entorno con mucha luz.

En términos de conversión de datos, los resultados de la Universidad del Sur de California y MediaTek desarrollaron conjuntamente un circuito de conversión analógico a digital (ADC) de dominio de tiempo de alta velocidad de 16 Gmuestras/s y el 10-bit de alta resolución fue seleccionado para el artículo. Está equipado con un circuito de conversión de tiempo a digital (TDC) de aproximación de tubería por paso con corrección de cambio de retardo y corrección de fondo de compensación de retardo. El proceso de fabricación es un proceso CMOS de 4 nm.

Circuito de transmisión/recepción inalámbrica CMOS en la banda de frecuencia 110-170GHz utilizada para terminales de comunicaciones móviles 6G

Los temas finales son "Circuitos analógicos y de señal mixta", "Transceptores/interconexiones de fibra óptica y cableados" y "Dispositivos, circuitos y sistemas inalámbricos y de RF".

En el lado analógico, Samsung Electronics ha desarrollado un amplificador de audio Clase D para dispositivos móviles con un THD+N (Distorsión Armónica Total más Ruido) de 0.00086% y un PSRR (Relación de rechazo de voltaje de suministro) de 118 dB. . La salida máxima es de 5,8 W y la eficiencia máxima es del 93,2 % (carga de 8 Ω).

En términos de interconexión, TSMC ha desarrollado enlaces de comunicación de ultra alta velocidad entre chips de silicio apilados tridimensionales. Los chips informáticos que utilizan tecnología FinFET de 5 nm y los chips SRAM que utilizan tecnología de 6 nm se apilan para formar un enlace de comunicación de 16 Gbit/s por canal utilizando el método PAM-4 con un paso de 9 μm. El número de enlaces de transmisión y recepción es de 80 carriles. La velocidad de comunicación por unidad de superficie (1 milímetro cuadrado) alcanza los 17,9 Tbit/s.

La investigación de Intel sobre un circuito receptor óptico de canal 4- a 50 Gbit/s por canal (señal NRZ) también fue seleccionada como un artículo destacado. Los conectores de fibra óptica desmontables, los fotodiodos, los circuitos integrados de amplificador de transimpedancia (TIA) y los circuitos integrados de ruta de datos de recepción están todos alojados en el mismo paquete.

El Instituto de Tecnología de Tokio ha desarrollado un circuito transmisor/receptor inalámbrico CMOS de banda D (banda de 110 GHz a 170 GHz) para terminales de comunicaciones móviles de próxima generación (6G). La comunicación MIMO (múltiple entrada múltiple salida) de 4-canal x 4-antena está configurada con un circuito de transmisión/recepción de 200 Gbit/s por carril, logrando una velocidad de comunicación general de 640 Gbit/s.

Lanzamiento del proceso Intel 3, paquete 2.5D Foveros mejorado y más

En el campo de la tecnología de dispositivos/procesos, 5 proyectos son de "la tecnología de dispositivos/procesos más reciente y de próxima generación para la lógica CMOS", 4 proyectos son de "tecnología de memoria de próxima generación" y 1 proyecto es de "todo óxido". material" tecnología de transistores, y se seleccionaron un total de 11 artículos como artículos dignos de mención, uno de los cuales es de "Evaluación del rendimiento del PPA de generación Angstrom con efectos térmicos en consideración".

"La última tecnología de dispositivo/proceso de próxima generación para CMOS Logic" incluye una descripción técnica del proceso de producción en masa de vanguardia de Intel "Intel 3" y la tecnología de empaquetado bidimensional (2.5D) de Intel "Foveros". Los resultados del desarrollo de la creación de condensadores MIM de alta densidad se seleccionaron como monografía.

Además, Samsung Electronics (en lo sucesivo, Samsung) tiene tecnología de transistores apilados 3D (CFET) con contacto trasero directo autoalineante y contacto de puerta trasera, y la tecnología de fuente de alimentación trasera FET de nanohojas de 2 nm de IBM Research (que también ha sido seleccionada para Tecnología de miniaturización de transistores bidimensionales de canal de disulfuro de metal de transición (MoS2) desarrollada por TSMC y otros equipos de investigación conjuntos y TSMC.

El aislamiento de espacio de aire de línea de palabras admite la expansión flash 3D NAND

A continuación, entre las tecnologías de memoria de próxima generación, se encuentran la tecnología de adelgazamiento de celdas flash 3D NAND de Micron Technology (en lo sucesivo, Micron) y la tecnología de transistores finos de Micron para DRAM ferroeléctrica no volátil, la tecnología de memoria de solo selector (SOM) de SK hynix y la La tecnología SRAM ferroeléctrica no volátil de un grupo de investigación conjunto que incluye Sony Semiconductor Solutions fue seleccionada como artículos destacados.

Según los informes, la tecnología de adelgazamiento de celdas flash 3D NAND desarrollada por Micron Technology introduce un espacio de aire en la película aislante entre capas entre las líneas de palabras apiladas para reducir la capacitancia parásita de las líneas de palabras y separa el área de captura de carga para que cada celda suprima Interferencia entre células adyacentes.

Tecnología de microtransistores para DRAM ferroeléctrica no volátil desarrollada por Micron Technology. La tecnología de transistores de película delgada de doble puerta permite un transistor selectivo de celda pequeña con un tamaño de 4F2 (F2 es el cuadrado de la regla de diseño).

SK hynix desarrolló la tecnología Selector Memory Only (SOM) y fabricó una serie de celdas de memoria con un paso medio de 16 nm en la intersección de las celdas de memoria, que es suficiente para SOM.

La tecnología SRAM ferroeléctrica no volátil, desarrollada por un grupo de investigación conjunto que incluye a Sony Semiconductor Solutions, produjo un macroprototipo SRAM no volátil de 16 Kbit utilizando un sistema de celdas 1T1C con un transistor selectivo de celda y un condensador ferroeléctrico basado en HZO. Se logró un rendimiento de fabricación del 100 % utilizando tecnología de 130 nm.

La tecnología SRAM ferroeléctrica no volátil, desarrollada por un grupo de investigación conjunto que incluye a Sony Semiconductor Solutions, produjo un macroprototipo SRAM no volátil de 16 Kbit utilizando un sistema de celdas 1T1C con un transistor selectivo de celda y un condensador ferroeléctrico basado en HZO. Se logró un rendimiento de fabricación del 100 % utilizando tecnología de 130 nm.

En la categoría de "Tecnología de transistores para todos los materiales de óxido", se seleccionó como artículo digno de mención la tecnología de integración vertical 3D de materiales de óxido de indio (In2O3) realizada por el equipo de investigación conjunto de la Universidad de Purdue y Samsung. Los transistores verticales constan de canales de película delgada hechos de óxido de indio y electrodos de compuerta de película gruesa. La película se forma mediante tecnología de deposición de capas atómicas (ALD).

En la "Evaluación del desempeño del desempeño del PPA de generación Angstrom considerando los efectos térmicos", se seleccionó una monografía. Se evaluó el PPA de nanohojas FET de generación 10A (generación de 1 nm) y FET monolíticos complementarios (CFET) de generación 5A (generación de 0,5 nm).